我做FPGA開發9年多了，算是一個(ge) 大齡工程師了。期間接觸過一些項目管理和技術支持之類的工作，不知道為(wei) 什麽(me) ，脫離研發做這些工作我總覺得不踏實，也許天生就適合死磕技術。就是不知道繼續這麽(me) 死磕下去會(hui) 怎麽(me) 樣，曾經也很迷茫，生怕隨著年齡的增長，精力比不上年輕人，加班熬夜啥的心有餘(yu) 而力不足，會(hui) 被逐漸淘汰。迷茫啥的就不細談了，好在我也想了很多，逐漸想明白了很多，開博第一篇，我一定要給做FPGA的兄弟姐妹打打氣。

我現在最慶幸的事情就是從(cong) 進入職場到現在一直是FPGA開發，我感覺，做FPGA開發這行經驗是很重要的，入門簡單，想提升會(hui) 越來越難。做FPGA開發不隻是會(hui) 寫(xie) 寫(xie) verilog和VHDL代碼這麽(me) 簡單，我記得剛學習(xi) verilog的時候，光是要搞明白哪些語句可以綜合，哪些語句不可以綜合，就花費了很長時間。硬件開發語言是要映射成數字邏輯電路的，隨著做FPGA的時間長了，寫(xie) 代碼的時候腦子裏都是0/1的翻轉，會(hui) 逐漸映射出一個(ge) 個(ge) 與(yu) 非門、觸發器、存儲(chu) 器，以及他們(men) 之間的連線，並且時時刻刻考慮怎樣設計才能保證麵積最小或者延遲最低。功能做對了還要考慮時序的優(you) 化，就算你功能設計的再完美，代碼寫(xie) 的再簡潔，設計的時候沒有考慮時序，一切都是花架子、空擺設。

一個(ge) 成熟的FPGA不僅(jin) 是熟悉FPGA就好，最基本的接口協議就能羅列一大堆，夠你啃很久了，不懂接口協議FPGA就是孤家寡人，沒有數據的交互，什麽(me) 都幹不了。如果要用FPGA做算法，還需要學習(xi) 更高級的語言做仿真和驗證，更重要的是要把算法映射到FPGA的硬件資源或者外設，並基於(yu) 速度、麵積和功能做平衡，做優(you) 化。還是挺有挑戰呢。

FPGA是介於(yu) 軟硬件之間的一朵奇葩。你用它做接口、做通信，它就偏向硬件；你用它做算法、做控製，它就偏向軟件。而且隨著人工智能、機器視覺的崛起，FPGA更加偏向軟件算法的異構，有和GPU一爭(zheng) 高下的潛力。想想都有些小激動呢。。。

所以，正在做和準備做FPGA的兄弟姐妹們(men) ，我們(men) 已經在路上了，也許你麵前溝溝坎坎很難走，甚至有一堵牆遮光蔽日，請你相信前途是光明的，憑著死磕的精神繼續走下去，每天都會(hui) 有收獲。

看了以上這位FPGA高手的肺腑之言，你是不是也摩拳擦掌，躍躍欲試了！不過，要進入FGPA領域，或繼續提高自己的設計水平，還的先規劃一下適合自己的學習(xi) 進階之路，看看過來人的經驗總結。

FPGA入門之道

對於(yu) 新手學習(xi) FPGA設計，要從(cong) 基礎開始做，基礎牢，才有成為(wei) 高手的可能。

對於(yu) 初學者，有以下幾步是必須要走的：

第一步：學習(xi) 了解FPGA結構，FPGA到底是什麽(me) 東(dong) 西，芯片裏麵有什麽(me) ，不要開始就拿個(ge) 開發板照著別人的東(dong) 西去編程。很多開發板的程序寫(xie) 的很爛，我也做過一段時間的開發板設計，我覺得很大程度上，開發板在誤人子弟。不過原廠提供的正品開發板，代碼很優(you) 秀的，可以借鑒。隻有了解了FPGA內(nei) 部的結構才能明白為(wei) 什麽(me) 寫(xie) Verilog和寫(xie) C整體(ti) 思路是不一樣的。

第二步：掌握FPGA設計的流程。了解每一步在做什麽(me) ，為(wei) 什麽(me) 要那麽(me) 做。很多人都是不就是那幾步嗎，有什麽(me) 奇怪的？嗬嗬，我想至少有一半以上的人不知道synthesize和traslate的區別吧。

了解了FPGA的結構和設計流程才有可能知道怎麽(me) 去優(you) 化設計，提高速度，減少資源，不要急躁，不要去在為(wei) 選擇什麽(me) 語言和選擇哪個(ge) 公司的芯片上下功夫。語言隻是一個(ge) 表達的方式，重要的是你的思維，沒有一個(ge) 好的指導思想，語言用得再好，不過是個(ge) 懂語言的人。

第三步：開始學習(xi) 代碼了。我建議要學代碼的人都去Altera或Xilinx的網站上下原廠工程師的代碼學習(xi) 。不要一開始就走入誤區。

第四步：template很重要。能不能高效利用fpga資源，一是了解fpga結構，二是了解欲實現的邏輯功能和基本機構，三是使用正確的模板。FPGA內(nei) 部器件種類相對較單一，用好模板，你的邏輯才能被高效的綜合成FPGA擅長表達的結構：）

做fpga主要是要有電路的思想，作為(wei) 初學者，往往對器件可能不是熟悉，那麽(me) 應該對於(yu) 數字電路的知識很熟悉吧，fpga中是由觸發器和查找表以及互聯線等基本結構組成的，其實在我們(men) 在代碼裏麵能夠看到的就是與(yu) 非門以及觸發器，不要把verilog和c語言等同起來，根本就是不同的東(dong) 西，沒有什麽(me) 可比性，在寫(xie) 一句程序的時候應該想到出來的是一個(ge) 什麽(me) 樣的電路，計數器,選擇器 ,三態門等等，理解時序，邏輯是一拍一拍的東(dong) 西，在設計初期想的不是很清楚的時候可以畫畫時序圖，這樣思路會(hui) 更加的清晰，還有就是仿真很重要，不要寫(xie) 完程序就去往fpga中去加載，首先要仿真，尤其是對比較大型一點的程序，想像自己是在做asic，是沒有二次機會(hui) 的，所以一定要把仿真做好，還有很多新手對於(yu) 語言的學習(xi) 不知道選vhdl好還是verilog好，個(ge) 人偏好verilog，當然不是說vhdl不好，反正寫(xie) 出來的都是電路，那當然就不要在語言的語法上麵花太多的功夫了，verilog 言簡意賅assign always case if else 掌握這些幾乎可以寫(xie) 出90%的電路了，上麵是我的一些愚見，希望對大家有所幫助。

FPGA設計者需修煉的5項基本功

成為(wei) 一名說得過去的FPGA設計者，需要練好5項基本功：仿真、綜合、時序分析、調試、驗證。

對於(yu) FPGA設計者來說，練好這5項基本功，與(yu) 用好相應的EDA工具是同一過程，對應關(guan) 係如下：

1. 仿真：Modelsim, Quartus II(Simulator Tool) riple

2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

3. 時序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

4. 調試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

5. 驗證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語言雖然不是FPGA設計的全部，但是HDL語言對FPGA設計的影響貫穿於(yu) 整個(ge) FPGA設計流程中，與(yu) FPGA設計的5項基本功是相輔相成的。

對於(yu) FPGA設計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

練好仿真、綜合、時序分析這3項基本功，對於(yu) 學習(xi) “HDL語言的可綜合子集”有如下幫助：

1. 通過仿真，可以觀察HDL語言在FPGA中的邏輯行為(wei) 。

2. 通過綜合，可以觀察HDL語言在FPGA中的物理實現形式。

3. 通過時序分析，可以分析HDL語言在FPGA中的物理實現特性。

對於(yu) FPGA設計者來說，用好“HDL語言的驗證子集”，可以完成FPGA設計另外50%的工作——調試驗證。

1. 搭建驗證環境，通過仿真的手段可以檢驗FPGA設計的正確性。 riple

2. 全麵的仿真驗證可以減少FPGA硬件調試的工作量。

3. 把硬件調試與(yu) 仿真驗證方法結合起來，用調試解決(jue) 仿真未驗證的問題，用仿真保證已經解決(jue) 的問題不在調試中再現，可以建立一個(ge) 回歸驗證流程，有助於(yu) FPGA設計項目的維護。

FPGA設計者的這5項基本功不是孤立的，必須結合使用，才能完成一個(ge) 完整的FPGA設計流程。反過來說，通過完成一個(ge) 完整的設計流程，才能最有效地練習(xi) 這5項基本功。對這5項基本功有了初步認識，就可以逐個(ge) 深入學習(xi) 一些，然後把學到的知識再次用於(yu) 完整的設計流程。如此反複，就可以逐步提高設計水平。采用這樣的循序漸進、螺旋式上升的方法，隻要通過培訓入了門，就可以自學自練，自我提高。

市麵上出售的有關(guan) FPGA設計的書(shu) 籍為(wei) 了保證結構的完整性，對FPGA設計的每一個(ge) 方麵分開介紹，每一方麵雖然深入，但是由於(yu) 缺少其他相關(guan) 方麵的支持，讀者很難付諸實踐，隻有通讀完全書(shu) 才能對FPGA設計獲得一個(ge) 整體(ti) 的認識。這樣的書(shu) 籍，作為(wei) 工程培訓指導書(shu) 不行，可以作為(wei) 某一個(ge) 方麵進階的參考書(shu) 。如何使用現有的書(shu) 籍進行自學，這是後話。

對於(yu) 新入職的員工來說，他們(men) 往往對FPGA的整體(ti) 設計流程有了初步認識，5項基本功的某幾個(ge) 方麵可能很紮實。但是由於(yu) 某個(ge) 或某幾個(ge) 方麵能力的欠缺，限製了他們(men) 獨自完成整個(ge) 設計流程的能力。入職培訓的目的就是幫助他們(men) 掌握整體(ti) 設計流程，培養(yang) 自我獲取信息的能力，通過幾個(ge) 設計流程來回的訓練，形成自我促進、自我發展的良性循環。在這一過程中，隨著對工作涉及的知識的廣度和深度的認識逐步清晰，新員工的自信心也會(hui) 逐步增強，對個(ge) 人的發展方向也會(hui) 逐步明確，才能積極主動地參與(yu) 到工程項目中來。

初學者常見的一些問題

1. 為(wei) 什麽(me) 不推薦學習(xi) MicroBlaze等軟核？

性價(jia) 比不高，一般的軟核性能大概跟Cortex M3或M4差不多，用FPGA那麽(me) 貴的東(dong) 西去做一個(ge) 性能一般的CPU，在工程上是非常不劃算的。不如另外加一塊M3。

加上軟核，可能會(hui) 影響到其它的邏輯的功能。這是在資源並不十分充足的情況下，再加上軟核，導致布局布線變得相當困難。軟核不開源，出現Bug的時候，不容易調試。工程上很少使用，極有可能派不上用場。

2. 為(wei) 什麽(me) 不推薦0基礎學習(xi) ZYNQ或SOC？

入門應該學習(xi) 盡量簡單的東(dong) 西，要麽(me) 專(zhuan) 心學習(xi) ARM，要麽(me) 專(zhuan) 心學習(xi) FPGA。這樣更容易有成就感，增強信心。

ZYNQ和SOC的應用領域並不廣，還有很多人沒聽過這種東(dong) 西，導致求職的不利。開發工具編譯時間長，浪費較多時間。絕大多數工作，都隻是負責一方麵，也就是說另一方麵，很有可能派不上用場。

3. 為(wei) 什麽(me) 已經存在那麽(me) 多IP核，仍需寫(xie) HDL？

問這種問題的，一般是學生，他們(men) 沒有做過產(chan) 品，沒有遇到過工程上的問題。IP核並非萬(wan) 能，不能滿足所有需求。盡量少用閉源IP核，一旦出問題，這種黑匣子很可能讓產(chan) 品難產(chan) 。

深入理解底一層次，可以更好地使用高一層次。該法則可以適用於(yu) 所有編程語言。