有沒有一個(ge) 模塊能讓我直接將微小的傳(chuan) 感器輸出信號轉換為(wei) ADC輸入電壓？有的，ADI公司最新儀(yi) 表放大器係列可以一舉(ju) 完成如下任務：抑製共模信號，放大差模信號，將電壓轉換為(wei) 符合要求的ADC輸入電壓，並且保護ADC免受過壓影響！

在無數的工業(ye) 、汽車、儀(yi) 器儀(yi) 表和眾(zhong) 多其他應用中，普遍存在一項挑戰，就是如何將微小的傳(chuan) 感器信號正確連接到ADC，以實現數字化和數據采集。傳(chuan) 感器信號通常很微弱，可能有很高噪聲，看上去像是一個(ge) 非常高的阻抗源，位於(yu) 大共模(CM)電壓之上。這些都是ADC輸入所不樂(le) 見的。本文將介紹最新集成解決(jue) 方案，可以徹底解決(jue) 工程師提出的超出當前能力範圍的問題。本文還會(hui) 詳細介紹設計步驟，以便配置一個(ge) 完整的傳(chuan) 感器接口儀(yi) 表放大器來驅動ADC輸入。

圖1.從(cong) 傳(chuan) 感器到達ADC的挑戰

什麽(me) 適合傳(chuan) 感器及為(wei) 何有問題？

這個(ge) 問題的簡短答案是儀(yi) 表放大器。傳(chuan) 感器適合連接的對象是儀(yi) 表放大器。

儀(yi) 表放大器具有高精度（低失調）和低噪聲特性，不會(hui) 破壞小輸入信號。其差分輸入適合於(yu) 許多傳(chuan) 感器信號（如應變計、壓力傳(chuan) 感器等），並且能夠抑製任何存在的共模信號，僅(jin) 留下我們(men) 感興(xing) 趣的原始小電壓，而不會(hui) 留下不需要的共模信號。儀(yi) 表放大器具有很大的輸入阻抗，不會(hui) 給傳(chuan) 感器帶來負載，確保脆弱的信號不受信號處理的影響。此外，儀(yi) 表放大器通常使用單個(ge) 外部電阻即可提供很大的增益和可選增益範圍，因而非常靈活，可讓目標小信號適應遠高於(yu) 信號路徑噪聲電平的電壓和ADC模擬輸入。儀(yi) 表放大器是針對精密性能而設計的，內(nei) 部進行了調整，能夠在很寬的工作溫度範圍內(nei) 保持其性能，並且不受電源電壓變化的影響。儀(yi) 表放大器還具有極低的增益誤差，這也有助於(yu) 其維持精度，並限製擺幅變化所造成的測量或信號誤差。

ADC輸入樂(le) 見什麽(me) ？

驅動ADC輸入可不是那麽(me) 容易。前端的內(nei) 部電容（圖2中的CDAC）開關(guan) 操作會(hui) 引起電荷注入，這使得傳(chuan) 輸高線性度的穩定信號以供ADC量化成為(wei) 一項艱巨的任務。驅動ADC輸入的驅動器必須能夠處理這些大的電荷注入，並在下一個(ge) 轉換周期之前迅速穩定下來。此外，根據ADC分辨率（位數），驅動器的噪聲和失真不應成為(wei) 限製因素。

圖2.ADC輸入驅動具有挑戰性

要達到上述要求絕非易事，特別是對於(yu) 低功耗驅動器而言。另外，由於(yu) 半導體(ti) 工藝的現代化，ADC工作電源電壓日漸下降。這種趨勢的不良副作用之一是，ADC輸入變得更容易受輸入過壓的影響，並可能造成傷(shang) 害或損壞。這就需要有外部電路來防範這種過壓。此類外部電路不僅(jin) 不能將任何可測量噪聲加入信號，而且不應限製帶寬或引起任何形式的失真。另外還非常希望整個(ge) 電路能快速反應，並能從(cong) 過壓事件中迅速地恢複。

偏移輸入信號以符合ADC模擬輸入電壓範圍也存在挑戰。為(wei) 執行此任務而添加的任何電路元件都必須遵守前麵列出的所有限製條件（即低失真、低噪聲、足夠的帶寬等）。

如果儀(yi) 表放大器能夠直接驅動ADC就好了！

市麵上的所有儀(yi) 表放大器都存在一些缺點，因此需要更多電路元件才能完成從(cong) 物理世界（傳(chuan) 感器）到數字世界(ADC)的路徑。傳(chuan) 統上，儀(yi) 表放大器不是驅動ADC的首選電路元件（某些ADC比其他ADC更精密）。儀(yi) 表放大器所做的事情已經夠多了，希望它做得更多似乎不公平！

克服ADC驅動器的諧波失真(HD)是一項困難的挑戰。下麵是ADC驅動器必須滿足或超過的失真性能的表達式，其是ADC分辨率的函數：

SINAD：SNR + 失真

ENOB：有效位數

因此，對於(yu) 16位ENOB，SINAD≥98 dB

當前市場上的儀(yi) 表放大器通常不是為(wei) 驅動ADC輸入而設計的。造成這種情況的最常見原因是這些器件缺乏高分辨率ADC所需的線性度。線性度或諧波失真（也稱為(wei) THD，即總諧波失真）是最有可能的限製因素，儀(yi) 表放大器因此而無法直接驅動ADC。當複雜波形被數字化後，一旦其被失真項幹擾，信號便無法與(yu) 此類幹擾區分開來，數據采集將被破壞！驅動器還應能夠從(cong) 之前解釋的ADC輸入電荷注入瞬態中快速穩定下來。

改進當前解決(jue) 方案

現在，新的儀(yi) 表放大器係列不僅(jin) 能夠完成儀(yi) 表放大器傳(chuan) 統上所做的所有事情，而且能非常好地直接驅動ADC並保護ADC輸入！LT6372-1（支持0 dB到60 dB的增益）和LT6372-0.2（支持–14 dB到+46 dB的增益/衰減）可以幫助完成精密傳(chuan) 感器接口的任務，直接驅動ADC輸入。

使用諸如LT6372係列的高精度、低噪聲儀(yi) 表放大器來直接驅動ADC模擬輸入具有明顯的優(you) 勢，無需再增加一個(ge) 放大或緩衝(chong) 級。其中的一些好處包括：減少元件數量，降低功耗和成本，縮小電路板麵積，提供高CMR、出色的直流精度、低1/f噪聲，通過單個(ge) 元件選擇增益。

許多被選作ADC驅動器的高速運算放大器可能沒有LT6372係列所具有的低1/f噪聲特性，原因是後者采用專(zhuan) 有工藝製造。此外，可能需要添加額外的緩衝(chong) 和增益級以放大微小的傳(chuan) 感器信號。采用儀(yi) 表放大器直接驅動ADC時，放大器級或基準電壓源都沒有與(yu) 之相當的額外噪聲源或直流偏移項。

圖3.理想的傳(chuan) 感器放大器/ADC驅動器 

LT6372-1和LT6372-0.2具有極高的輸入阻抗，可以與(yu) 傳(chuan) 感器或類似信號輸入接口，並提供大增益(LT6372-1)或衰減(LT6372-0.2)而不會(hui) 引起負載效應，同時其低失真和低噪聲可確保精確轉換而不會(hui) 降低性能，支持16位和更低分辨率ADC以高達150 kSPS的速率運行。圖4顯示了在給定增益設置下每個(ge) 器件可以實現的帶寬。

LT6372-1失真與(yu) 頻率的關(guan) 係參見圖5，應確保失真項不會(hui) 影響ADC在最高目標頻率的THD性能。以ADC LTC2367-16為(wei) 例，其SINAD規格為(wei) 94.7 dB。為(wei) 確保驅動器不是主要因素，圖5顯示LT6372-1是小於(yu) 約5kHz頻率的合適選擇。

LT6372-1用作ADC驅動器的精妙之處

除前麵提到的優(you) 點之外，LT6372係列的分離基準電壓架構（在圖6中顯示為(wei) 分開的RF1和RF2引腳）允許以將信號直接有效地平移到ADC FS電壓範圍內(nei) ，而無需使用額外的基準電壓源和其他外部電路來達到相同目的，從(cong) 而降低成本和複雜性。對於(yu) 大多數ADC，REF2（此處顯示與(yu) VOCM直流電壓相連）將與(yu) ADC VREF電壓相連，這將確保ADC模擬輸入中間電平為(wei) VREF/2。

圖4.LT6372-1和LT6372-0.2在各種增益下的頻率響應

圖5.LT6372-1 THD與(yu) 頻率的關(guan) 係 

LT6372係列的內(nei) 置輸出箝位（CLHI和CLLO）確保ADC的敏感輸入不會(hui) 受到正向或負向瞬變的破壞或可能的損害。該係列支持無失真的輸出擺幅達到箝位電壓，並能夠快速響應和恢複，從(cong) 而在可能的瞬變觸發任一箝位之後保護ADC並使之迅速恢複正常工作。

有些SAR ADC的模擬輸入給放大器驅動帶來了具挑戰性的負載。放大器需要有低噪聲和快速建立特性，並具備高直流精度，以將幹擾信號的擾動保持在一個(ge) LSB或更小。更高的采樣速率和更高階的ADC對放大器的要求也更高。圖7顯示了典型SAR ADC的輸入。

圖7所示的開關(guan) 位置對應於(yu) 采樣或采集模式，在該模式下，模擬輸入連接到采樣電容CDAC，然後在下一工作階段開始轉換。

在此階段開始之前，開關(guan) S2已將CDAC電壓放電至0 V或其他偏置點，例如FS/2。在采樣周期開始時，S1閉合且S2斷開，VSH和模擬輸入的電壓差導致瞬態電流流動，使得CDAC可以充電達到模擬輸入電壓。對於(yu) 較高采樣速率的ADC，該電流可能高達50 mA。電容CEXT有助於(yu) 緩解該電流階躍引起的放大器輸出電壓的階躍變化，但放大器仍會(hui) 受到其幹擾，需要在采集周期結束之前及時建立。電阻REXT將驅動器與(yu) CEXT隔開，並且在驅動大電容時還能降低其對穩定性的影響。關(guan) 於(yu) REXT和CEXT值的選擇，需要權衡這種電流注入造成的更大隔離與(yu) 以這種方式形成的低通濾波器所導致的建立時間性能下降。此濾波器也有助於(yu) 減小帶外噪聲並改善SNR，不過這不是其主要功能。

ADC前端RC元件值設計

選擇REXT和CEXT的值時要考慮很多因素。以下是影響FFT或其他方式測得的ADC動態響應的因素總結：

►       CEXT：充當輸入電荷反衝(chong) 的電荷桶，使電壓階躍最小，從(cong) 而改善建立時間。

■  太大：可能會(hui) 影響放大器穩定性，並可能將LPF滾降頻率降得太低而無法讓信號通過。

■  太小：ADC輸入的電荷反衝(chong) 太大，無法及時建立。

►       REXT：在放大器輸出和CEXT之間提供隔離，以確保穩定性。

■  太大：可能會(hui) 使建立時間常數過長。當計入ADC輸入非線性阻抗時，也可能導致THD升高1。可能會(hui) 增加IR壓降誤差。

■  太小：由於(yu) CEXT，放大器可能變得不穩定或其正向路徑建立可能會(hui) 受到影響。

圖6.LT6372分離基準電壓用於(yu) 將信號移至ADC模擬輸入信號範圍內(nei)

圖7.采集/采樣模式下的SAR ADC輸入 

下麵是設計REXT和CEXT值的一些設計步驟，以LT2367-16 ADC為(wei) 例，其由LT6372-1驅動，最大輸入頻率fIN為(wei) 2kHz，采樣速率為(wei) 150 kSPS（下麵某些公式的完整推導參見參考文獻1）：

選擇足夠大的CEXT充當電荷桶，最大程度減少電荷反衝(chong) ：

其中：

CDAC：ADC輸入電容 = 45 pF (LTC2367-16)

→ CEXT = 10 nF（選定值）

使用下式計算ADC輸入電壓階躍VSTEP：

其中：

VREF = 5 V (LTC2367-16)

CDAC：ADC輸入電容 = 45 pF (LTC2367-16)

CEXT = 10 nF（之前）

→ VSTEP = 22 mV（計算值）

注意：此VSTEP函數假定CDAC在每個(ge) 采樣周期結束時都放電至地，LTC2367-16也是如此。參考文獻1中的VSTEP公式使用了不同的假設，因為(wei) 它是針對ADC架構的，CDAC電壓對於(yu) 每個(ge) 樣本保持不變。

假設階躍輸入以指數方式建立，計算需要多少個(ge) 輸入REXT×CEXT時間常數NTC才能建立：

其中：

VSTEP：之前計算的ADC輸入電壓階躍

VHALF_LSB：LSB/2，單位為(wei) 伏特。對於(yu) 5 V FS和16位，其為(wei) 38μV (= 5 V/217)

→ NTC = 6.4 個(ge) 時間常數

計算時間常數τ：

其中：

tACQ：ADC采集時間；tACQ = tCYC – tHOLD

假設采樣率為(wei) 150 kSPS：

tCYC = 6.67 μs (= 1/150 kHz)

tHOLD = 0.54 μs (LTC2367-16)

因此：tACQ = 6.13μs

→ τ ≤ 0.96 μs

在已知τ和CEXT的情況下，可以計算REXT：

→ REXT ≤ 96 Ω

現在我們(men) 有了外部RC值，所選ADC可以適當地建立。如果計算出的REXT過高，可以增加CEXT並重新計算REXT以減小其值，反之亦然。圖8顯示了CEXT的選定值和對應的REXT值，用以簡化本例工作條件下的計算任務。

圖8.ADC正確建立對應的外部輸入RC關(guan) 係

使用前麵的步驟找到合適的REXT和CEXT起始值。應執行基準測試和評估，並根據需要優(you) 化這些值，同時牢記此類變動對性能的影響。

總結

介紹了一個(ge) 新的儀(yi) 表放大器係列，它能幫助連通傳(chuan) 感器與(yu) 數據采集器件。本文詳細探討了這些器件的特性，並通過一個(ge) 實際例子說明了如何設計ADC前端元件以確保驅動器與(yu) ADC的組合能夠提供預期的分辨率。