半導體(ti) 行業(ye) 正在經曆一場複興(xing) ，人工智能、5G、自動駕駛、超大規模計算和工業(ye) 物聯網等市場的強勁增長，需要芯片具備更強的算力、更多的功能、更快的數據傳(chuan) 輸速度，且更加智能，這一趨勢永無止境。但麵對當前動輒數百億(yi) 顆晶體(ti) 管的芯片規模，設計芯片麵臨(lin) 的挑戰正變得更加巨大且不可預測。其中，又以電源完整性（Power Integrity, PI）和信號完整性（Signal Integrity, SI）最具代表性。

日前，專(zhuan) 注於(yu) 人工智能領域雲(yun) 端算力的燧原科技（Enflame）就宣布采納Cadence Tempus電源完整性解決(jue) 方案，用於(yu) 開發麵向數據中心的先進節點人工智能（AI）芯片。公開數據顯示，Tempus電源完整性解決(jue) 方案助力燧原科技在不影響簽核質量的前提下降低IR壓降的設計裕度，對比傳(chuan) 統基於(yu) 矢量的IR感知靜態時序分析（STA），敏感器件傳(chuan) 播路徑分析覆蓋率提高40%。

Tempus（圖片：Cadence）

IR壓降引發的“雪崩效應”

“先進節點環境下，IR壓降對時序分析有很大影響。”燧原科技芯片高級總監柴菁表示，為(wei) 了確保AI芯片設計達到最高的可靠性，設計人員不但需要精確的進行IR壓降分析，還需要設計工具能夠自動檢測並修複IR壓降問題，實現更快的開發時間和PPA獲益，避免流片前的失效。

IR壓降分析是一項關(guan) 鍵的簽核技術，這是毋庸置疑的。但有意思的是，在傳(chuan) 統的設計流程或是成熟工藝裏，供電完整性問題其實並沒有得到如此之高的重視。通常情況下，設計人員會(hui) 在整個(ge) 設計流程的收尾階段進行供電完整性驗證，如果出現了較大的IR壓降問題再著手進行修複。

但在先進節點和日趨複雜的芯片架構環境下，一方麵，如果布線的供電電壓出現明顯降低，將導致與(yu) 之相連的邏輯單元性能下降，並由此引發“雪崩效應”，導致整個(ge) 模塊性能下降。另一方麵，由於(yu) 熱密度在逐漸變大，導致局部IR壓降的不確定性也在變大，如果仍然在流程末尾才進行供電完整性分析，出現芯片設計無法修複的現象將成為(wei) 大概率事件。

除此之外，麵對一些針對高性能項目，設計師還要關(guan) 注局部關(guan) 鍵路徑的時序狀況，這和傳(chuan) 統時序分析中的全局時序分析又有所不同。因為(wei) 即便將整體(ti) 供電電壓降低10%（相比之下，IR壓降通常以5%為(wei) 臨(lin) 界點），也很難尋找出那些因IR壓降問題而讓時序變得敏感的路徑，而這些恰恰是影響一顆高性能芯片能否達到設計目標的關(guan) 鍵所在。

如果再具體(ti) 到數字設計和簽核工具上，以Cadence為(wei) 例，針對信號完整性問題，Cadence推出了Tempus時序分析工具；針對供電完整性問題，Voltus功耗分析工具可以勝任。在先進工藝設計中，兩(liang) 個(ge) 分析工具之間的反複切換看似沒有什麽(me) 問題，但實際上，由於(yu) 兩(liang) 者是分別進行計算和修複，常常會(hui) 導致出現“按下葫蘆起了瓢”的現象，很難同時兼顧時序和供電問題，導致反複修改，浪費時間。

雙引擎找到電壓降的最優(you) 路徑

於(yu) 是，在2019年11月，Cadence發布了Tempus電源完整性解決(jue) 方案，這是業(ye) 界率先推出的靜態時序/信號完整性和電源完整性分析工具，幫助工程師在7nm及更小節點創建可靠設計。

Tempus電源完整性解決(jue) 方案集成了業(ye) 界廣泛使用的Cadence Tempus時序簽核解決(jue) 方案與(yu) Voltus IC電源完整性解決(jue) 方案，為(wei) 簽核流程提供了實時電壓降協同仿真。使用這款工具，用戶可以在不犧牲簽核質量的前提下大幅降低IR壓降設計餘(yu) 量，優(you) 化功耗和麵積，減少工程量並加快設計收斂。早期使用案例表明，Tempus電源完整性解決(jue) 方案可以正確識別IR壓降錯誤，在流片前預防出現矽片故障，並將矽片最大頻率提高10％。

該工具的其他主要優(you) 勢還包括：

l降低IR壓降設計餘(yu) 量，優(you) 化功耗和麵積；

l用專(zhuan) 有的無激勵算法識別電壓敏感路徑：將靈敏度分析與(yu) 通過機器學習(xi) （ML）技術開發的專(zhuan) 有算法相結合，有效識別最有可能受到IR壓降影響的關(guan) 鍵路徑。Tempus電源完整性解決(jue) 方案可以高效提高IR壓降分析覆蓋範圍，無需額外且耗時的外部激勵輸入；

l智能激勵生成和IR壓降時序影響的直接計算減少了對更大安全餘(yu) 量的需求，從(cong) 而優(you) 化功耗和麵積；

l全麵的簽核覆蓋：自動創建激勵以實現完全覆蓋，同時搜索電壓敏感路徑上的潛在故障，從(cong) 而提高簽核IR壓降分析的可靠性；

l查找並修複潛在的IR壓降故障：電壓敏感高風險故障場景的預知性能夠幫助設計人員在設計早期發現潛在問題並自動修複。

在隨後的2020年3月，Cadence又發布已經過數百次先進工藝節點成功流片驗證的新版Cadence數字全流程，支持機器學習(xi) （ML）功能的統一布局布線和物理優(you) 化引擎等多項業(ye) 界首創技術，吞吐量最高提升3倍，PPA最高提升20%。細化到優(you) 化簽核收斂方麵，數字全流程采用統一的設計實現，時序簽核及電壓降簽核引擎，通過所有物理，時序和可靠性目標設計的同時收斂來增強簽核性能，幫助用戶降低設計裕度，減少迭代。

而為(wei) 了更好的推進RTL-to-GDS全流程自動優(you) 化，提高整個(ge) 設計團隊的工作效率，尤其是解決(jue) 初學者在設計工作中遇到的巨大挑戰。2021年7月，Cadence在自身廣泛數字解決(jue) 方案中增加了首款基於(yu) 機器學習(xi) 的設計工具Cerebrus，與(yu) Genus Synthesis Solution綜合解決(jue) 方案、Innovus Implementation System設計實現係統、Tempus Timing Signoff Solution時序簽核解決(jue) 方案中的數十步流程實現無縫對接，實現了更快的流程優(you) 化。

結語：

選擇7nm及以下的先進設計，都是為(wei) 了最求更高的頻率、更低的功耗或更小的麵積。為(wei) 了在不超出功耗限製或妥協電源完整性的前提下達到高頻率需求，電氣和物理簽核收斂必須足夠精確。

因此，在過去幾年裏，從(cong) Genus綜合解決(jue) 方案提供的RTL綜合平台，到麵向先進節點設計的Innovus設計實現平台，再到流程下遊的電氣簽核技術（包括Tempus時序簽核解決(jue) 方案的靜態時序分析功能、麵向電源及IR壓降簽核的Voltus IC定製化電源完整性解決(jue) 方案）和Pegasus驗證係統，Cadence對由設計實現和簽核技術組成的數字全流程進行了全麵的重新開發，以應對先進節點設計帶來的挑戰。目前，Cadence數字全流程在所有先進FinFET節點被廣泛采納，7nm及以下節點已成功流片200+。

關(guan) 於(yu) Cadence：

Cadence在計算軟件領域擁有超過30年的專(zhuan) 業(ye) 經驗，是電子係統設計產(chan) 業(ye) 的關(guan) 鍵領導者。基於(yu) 公司的智能係統設計戰略，Cadence致力於(yu) 提供軟件、硬件和IP產(chan) 品，助力電子設計概念成為(wei) 現實。Cadence的客戶遍布全球，皆為(wei) 最具創新能力的企業(ye) ，他們(men) 向超大規模計算、5G通訊、汽車、移動、航空、消費電子、工業(ye) 和醫療等最具活力的應用市場交付從(cong) 芯片、電路板到完整係統的卓越產(chan) 品。Cadence已連續八年名列美國財富雜誌評選的100家最適合工作的公司。