目前，以5G、AI和汽車所帶來的數字化趨勢正將半導體(ti) 市場推向新高。對廣大半導體(ti) 行業(ye) 企業(ye) 而言，如何在數字化芯片設計與(yu) 製造大潮來臨(lin) 之際，迎頭趕上並占據優(you) 勢地位方麵，正麵臨(lin) 著新的挑戰和機遇，而在推動半導體(ti) 技術帶來變革的數十年裏，EDA軟件是提升半導體(ti) 設計生產(chan) 力的基礎工具。

2022年12月27日，在中國集成電路設計業(ye) 2022年會(hui) （ICCAD）上，西門子EDA中國區產(chan) 品總監牛風舉(ju) 先生發表了《西門子EDA——AI、5G&汽車芯片解決(jue) 方案》的演講，介紹了為(wei) 應對5G、AI和汽車領域對芯片提出的新需求，西門子EDA從(cong) 芯片製造技術演進、芯片設計規模演進和片上係統複雜度演進三個(ge) 方麵進行的技術支撐和賦能。

先進工藝技術演進

過去幾十年來，半導體(ti) 行業(ye) 遵循摩爾定律不斷向前發展，目前從(cong) 行業(ye) 的進度上來看，先進製程技術將繼續演進，新的工藝節點和3DIC技術將繼續支撐芯片的不斷微縮，3nm是行業(ye) 正在突破的工藝節點。另外，行業(ye) 也正在探索新的方法進一步縮小芯片的尺寸。

但是隨著工藝節點進入3nm及以下，芯片的設計複雜度和生產(chan) 流程步驟不斷增加，芯片的初始良率大幅下降，甚至不到50%，良率成為(wei) PPA挑戰以外的一大新的挑戰。對此，西門子EDA認為(wei) ，需要從(cong) 設計、測試和生產(chan) 各環節對良率進行把控。值得一提的是，如果能采用DFT的診斷驅動良率分析技術（Diagnosis-Driven-Yield-Analysis），將會(hui) 縮短85%的PFA循環時間。測試診斷正在驅動良率的分析，這也是目前行業(ye) 正在采用的做法之一，前十大半導體(ti) 中至少有7家在依賴診斷驅動良率分析技術（DDYA）來提高良率。

據西門子EDA中國區產(chan) 品總監牛風舉(ju) 的介紹，西門子EDA的Calibre平台在提升良率方麵有著卓越的成績。Calibre物理驗證平台涵蓋了Signoff級驗證的Design、Mask以及芯片製造過程中所有驗證步驟。Calibre的諸多產(chan) 品可以幫助客戶實現端到端的良率問題把控，Calibre SONR 可以基於(yu) 機器學習(xi) 的工藝感知版圖的分析來主動預防Pattern故障。

此外，Solido Variation Designer作為(wei) 業(ye) 界廣泛認可的Variation-Aware良率驗證解決(jue) 方案，可以幫助客戶提高IP設計魯棒性，實現更加精準的路徑延遲分析，高效解決(jue) 複雜蒙特卡洛分析帶來的設計挑戰。Tessent Diagnosis的版圖感知和標準單元感知技術，結合Tessent YieldInsight的無監督機器學習(xi) 技術，可以找到最可能的缺陷分布並移除低概率懷疑點，從(cong) 而提高分辨率和準確性。

如下圖所示，西門子EDA通過在矽前、矽中和後矽三個(ge) 階段進行層層良率把關(guan) ，進而提升先進製程的良率。

芯片設計規模的演進

麵對芯片設計規模越來越大，西門子EDA工具需要從(cong) 電路的高階綜合、功耗優(you) 化、測試成本壓縮以及3DIC異構集成等方麵進行全方位的技術支撐。

隨著芯片設計驗證複雜性的增加以及上市時間的壓力，RTL的驗證及重用成本也在增加，為(wei) 了簡化並加快整個(ge) 設計、驗證流程，工程師們(men) 開始尋求在更高的抽象層級上進行設計。對此，西門子EDA推出的Catapult HLS是業(ye) 界唯一橫跨ASIC、FPGA平台的C++ HLS工具，利用設計檢查、代碼和功能覆蓋以及形式驗證，減少多達80%的驗證時間和成本。Catapult HLS還整合RTL代碼功耗分析與(yu) 優(you) 化工具PowerPro，為(wei) 芯片設計公司提供了低功耗設計優(you) 化手段。目前Catapult HLS已經幫助諾基亞(ya) 快速部署5G設備到多個(ge) 國家。

西門子EDA的mPower電源完整性解決(jue) 方案能為(wei) 模擬、數字和混合信號IC設計提供可擴展的IC電源完整性驗證。Esperanto公司表示，“在使用mPower之前，我們(men) 無法在1000 多個(ge) 64位RISC-V的AI 芯片中一次性進行全芯片的EM/IR 分析，mPower幫我們(men) 獲得了這種能力。”

測試成本壓縮產(chan) 生的經濟效益隨著芯片設計規模增大與(yu) 日俱增，西門子EDA公司的Tessent Testkompress軟件在2001年麵世，至今每年為(wei) 整個(ge) 半導體(ti) 行業(ye) 的測試成本節約上百億(yi) 的美金。相較於(yu) 傳(chuan) 統的非壓縮掃描鏈測試，目前TestKompress結合VersaPoint和SSN等新技術已經可以提供高達上千倍的測試壓縮效果。

無疑，3D堆疊技術正成為(wei) 應對芯片規模越來越大的一大重要手段。通過以最低成本實現最高水平的矽集成和麵積效率，3D堆疊技術的重要性正在提高。在支持3D IC設計方麵，西門子EDA有一套成熟的端到端的EDA解決(jue) 方案，結合其Xpedition, Hyperlynx和Calibre，Tessent技術，實現了快速有效的設計至GDS 簽核。例如，在芯片仿真驗證階段，結合西門子HyperLynx和Calibre係列工具，可以處理die、package和PCB仿真的協同問題，而不再是專(zhuan) 注於(yu) 單一設計領域；在測試階段西門子EDA 推出了Tessent Multidie產(chan) 品，為(wei) 3D IC提供集成並且流暢的自動化EDA解決(jue) 方案，通過靈活而完備的測試組合，實現提高測試覆蓋率、降低測試成本、追蹤良率問題等目標。

片上係統複雜度演進

現在汽車行業(ye) 正在邁向“新四化”，牛風舉(ju) 表示，從(cong) 傳(chuan) 統汽車到下一代汽車的設計變遷中，發生了翻天覆地的變化：從(cong) 傳(chuan) 統的隻需要大量的ECU逐漸過渡到少量域控製器、百米量級的導線長度轉變為(wei) 5G+芯片內(nei) 的納米級導線、由毫秒級延遲變成皮秒(picosecond)級延遲、瓦量級的功耗降為(wei) 微瓦量級的功耗。除此之外，相比消費類的芯片車載計算機需要大算力和嚴(yan) 格的安全功能驗證。

牛風舉(ju) 表示，從(cong) 計算機的核心芯片CPU到手機的核心5G芯片，計算能力和通信能力被集成到一顆芯片，車載類腦芯片的集成複雜度會(hui) 進一步演進，計算能力、通信能力和控製能力在不遠的將來會(hui) 被集成到一顆芯片，因此，電子/電氣和機械協同設計是汽車數字化轉型時代的新趨勢。在這一形勢下，考驗的是EDA廠商從(cong) 芯片設計過渡到整體(ti) 機電一體(ti) 化係統方案的設計。針對車規級安全芯片，西門子EDA提供了功能安全、製造測試、係統測試端到端的完整的汽車芯片解決(jue) 方案。

西門子EDA在汽車芯片功能安全領域的具體(ti) 解決(jue) 方案主要有：

Austemper Design Systems可以從(cong) 安全分析、安全設計、安全驗證三個(ge) 方麵對汽車芯片的功能安全保駕護航。

OneSpin基於(yu) 形式化引擎的FMEDA自動化方案是一套全麵、統一的IC安全架構驗證和核查流程，能快速計算安全機製的診斷覆蓋率和其他ISO 26262指標，極大減少對故障仿真的需求。

西門子EDA在汽車芯片製造測試領域的具體(ti) 解決(jue) 方案主要有：

Calibre全線產(chan) 品都通過了ISO26262的資格認證，確保汽車芯片能夠被安全製造。

Tessent MissionMode方案可以進行在係統測試，其不僅(jin) 支持上電自檢、斷電自檢，還可以定期在線測試；

Tessent車規級芯片自動測試向量生成 (ATPG）解決(jue) 方案可助力實現0 DPPM的目標，目前25%的IC供應商在生產(chan) 中采用，且這一比例還在持續增長。

西門子EDA在汽車芯片係統測試領域的具體(ti) 解決(jue) 方案主要有：

Tessent UltraSoC提供結構化的監控能力，可以對製造和功能方麵的缺陷進行防護，同時還可以防護黑客攻擊等。

西門子EDA的PAVE360涵蓋了汽車軟、硬件子係統、整車模型、傳(chuan) 感器數據融合、交通流量等場景，覆蓋智能城市的仿真環境，以數字孿生為(wei) 核心為(wei) 下一代汽車芯片的研發，提供跨汽車生態係統、多供應商協作的綜合環境；

結語

AI、5G和汽車所帶來的數字化浪潮已經無法抵擋，牢牢把握這一發展趨勢，西門子正在全速挺進，從(cong) 芯片的底層構建創新的EDA底座，助力芯片這一數字化進程。

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